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La nueva arquitectura de chips podría extender la ley de Moore
En la industria de la fabricación de chips, la mejor manera de aumentar la velocidad de la electrónica y hacerla más barata siempre ha sido encoger los transistores de un chip para dejar espacio para más. Pero ahora los investigadores de Laboratorios Hewlett-Packard (HP) han anunciado un enfoque radicalmente diferente: un diseño que crea espacio para ocho veces más transistores en un chip, al tiempo que evita la necesidad de hacer los transistores más pequeños.
Estas barras transversales a nanoescala, desarrolladas en HP, podrían conducir a una arquitectura de chip completamente nueva que mejoraría el rendimiento del chip sin contraer los transistores. Las barras transversales deben colocarse encima de los transistores, reemplazando las interconexiones de cables que se encuentran actualmente entre ellos y liberando espacio para más transistores.
Durante mucho tiempo, en la industria hemos estado obsesionados con esta idea de que [chips] de mayor capacidad y menor costo equivalen a transistores más pequeños, y hemos estado invirtiendo la mayor parte de nuestros esfuerzos en esta área, dice Stanley Williams , investigador senior y director de investigación en ciencia cuántica en HP Labs. La nueva investigación, dice Williams, es la primera prueba de que es posible mejorar drásticamente los circuitos integrados sin contraer los transistores.
Los componentes de los chips se han ido haciendo cada vez más pequeños desde la década de 1960, siguiendo la ley de Moore: la predicción de que aproximadamente cada dos años, los circuitos integrados duplicarán la capacidad y la velocidad de los transistores. Sin embargo, los ingenieros saben que el tamaño del transistor alcanzará su límite físico en la próxima década. El nuevo diseño de HP podría extender los años de la Ley de Moore más allá de eso, dice Williams.
El problema con la arquitectura de chips actual es que un gran porcentaje de silicio no se usa realmente para transistores. En cambio, gran parte del espacio de silicio está poblado de interconexiones de alambre de aluminio que suministran energía e instrucciones al circuito. Entonces, para dejar espacio para más transistores, Williams y el investigador de HP, Greg Snider, diseñaron un chip con los cables en la parte superior, en lugar de entre los transistores. La investigación se publicará en la edición del 24 de enero de Nanotecnología .
Esta capa superior de cableado se basa en una estructura de barra transversal, una especie de malla de alambre a nanoescala, que los investigadores de HP Labs han estado desarrollando para dispositivos de memoria molecular desde la década de 1990. En cada unión de la malla, dice Williams, hay un interruptor que controla el flujo de electrones hacia y desde el transistor debajo de él.
El trabajo de HP sigue la investigación realizada por Konstantin Likharev , profesor de física en la Universidad de Stony Brook, en Nueva York, quien propuso por primera vez conectar cables sobre transistores. Sin embargo, el esquema de Likharev requería la manipulación atómica de los nanocables, una imposibilidad de fabricación, dice Williams. En contraste, dice Williams, el diseño de HP tiene el potencial de integrarse fácilmente en una instalación de fabricación de chips.
Actualmente, los investigadores de HP están desarrollando un prototipo de laboratorio utilizando el diseño y Williams espera que esté completo para fin de año. Para 2010, dice, la tecnología debería estar lista para la fabricación.
La primera aplicación de la tecnología probablemente será en un tipo de chip llamado arreglos de puertas programables en campo (FPGA), que tienen la flexibilidad de ser programados para completar una variedad de tareas. Los FPGA se utilizan normalmente en las etapas de diseño de sistemas electrónicos y de comunicación. Sin embargo, una vez que se solucionan los errores del diseño, los fabricantes reemplazan los FPGA con chips más rápidos y baratos llamados circuitos integrados específicos de la aplicación (ASIC). Reducir el tamaño y el costo de los FPGA y aumentar su velocidad tiene el potencial de cambiar el equilibrio entre los FPGA y los ASIC, dice Williams.