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El autoensamblaje promete extender la ley de Moore
Estos son tiempos desafiantes para los ingenieros de chips informáticos. Una tecnología con la que la industria ha estado contando para grabar las pequeñas características de las próximas generaciones de chips aún no está lista.
Conocida como litografía ultravioleta extrema, o EUV, la tecnología lleva años de retraso. Aunque el enfoque funciona, faltan fuentes de luz ultravioleta lo suficientemente potentes como para grabar chips lo suficientemente rápido para la producción en masa. En 2012, Intel invirtió 4.000 millones de dólares en la empresa holandesa ASML, un proveedor de equipos de fabricación, para reforzar el trabajo de perfeccionamiento de la técnica (consulte La ley de Moore sobre la luna). Desde entonces, los principales fabricantes de chips Samsung y TSMC han agregado $ 375 millones cada uno al esfuerzo de investigación de ASML, pero aún no hay indicios de cuándo EUV podría estar listo.
Una alternativa radical a la litografía convencional parece ahora cada vez más viable. Conocido como autoensamblaje dirigido, implica el uso de soluciones de compuestos conocidos como copolímeros de bloque que se ensamblan en estructuras regulares. Los copolímeros de bloque se componen de diferentes unidades (los bloques) que prefieren estar separados, como el aceite y el agua; Si se los deja solos, estos compuestos suelen producir patrones en forma de remolino, similares a huellas dactilares. Pero si se guía por un patrón previo de guías químicas hechas con litografía convencional, los copolímeros de bloque producen líneas y otros patrones regulares. Fundamentalmente, esos patrones finales pueden tener detalles mucho más pequeños que los del patrón previo. Un patrón final hecho de esta manera se puede usar como plantilla para los procesos químicos que graban las características en una oblea de silicio, el mismo proceso que es el punto final de la litografía convencional.
Un Steegen, vicepresidente senior de desarrollo de tecnología de procesos en IMEC , un centro de investigación de microelectrónica en Lovaina, Bélgica, dijo en el Semicon Oeste Conferencia de la industria de semiconductores en San Francisco el miércoles que el autoensamblaje parece capaz de extender la vida útil de la litografía existente, como una alternativa al cambio a EUV. IMEC ahora puede modelar estructuras similares a transistores con un diseño similar a los de los últimos chips de Intel y características tan pequeñas como 14 nanómetros, dijo. Todos estamos esperando desesperadamente que EUV esté listo, pero hay alternativas, dijo.
IMEC instaló la primera línea de fabricación del mundo capaz de utilizar el autoensamblaje en su fábrica piloto en 2012. El trabajo allí se ha centrado en reducir los errores en las estructuras autoensambladas a través de materiales mejorados y mejores diseños de patrones previos. Steegen estima que la tecnología podría estar lista para la producción en masa alrededor de 2017. Esa generación de transistores debería tener características tan pequeñas como siete nanómetros. Los transistores más pequeños de la producción comercial actual tienen características tan pequeñas como 14 nanómetros.
La Universidad Estatal de Nueva York también opera una línea de producción piloto capaz de autoensamblaje dirigido en su Centro de Ingeniería a Nanoescala en Albany. Christopher Borst, profesor asociado de nanoingeniería, informó en Semicon que ahora podría crear de manera confiable matrices de líneas repetidas y estructuras en forma de aletas tan pequeñas como 18 nanómetros. Hemos desarrollado algunas estructuras muy impresionantes que podrían abrirse camino en los procesos de los dispositivos, dijo Borst. Se muestra la capacidad básica para materiales y fabricabilidad.
Sin embargo, el autoensamblaje aún no es totalmente compatible con la producción en masa. Los problemas sin resolver incluyen encontrar formas de garantizar la pureza de los materiales de autoensamblaje para minimizar los defectos, dice Steegen. La industria también tendrá que desarrollar herramientas para ayudar a los diseñadores de chips a encontrar los patrones de guía necesarios para generar una mezcla de autoensamblaje para crear el diseño final deseado.